Module Verilog_base.V_treeSource
module Fname = Langs_common.Fnamemodule Astloc = Langs_common.AstlocSourceval set_loc : < data : < set_loc : L.Loc.t -> 'a.. >.. > -> L.Ast.Loc.t -> 'a module Tree : sig ... endSourceval of_ast :
Diffast_core.Parser_options.c ->
< comment_regions : (int * int) list
; ignored_regions : (int * int) list
; lines_read : int
; missed_regions : (int * int) list
; root :
< children : 'a list
; label : L.t
; lloc : < get_level : int ; get_loc_of_level : int -> Astloc.t.. >
; loc : L.Ast.Loc.t.. > as 'a.. > ->
Tree.c