value_intf.ml
hardcaml
ppx_hardcaml0
1 2 3 4 5 6 7 8 9 10 11 12 open Base module type Arg = sig val port_name : string val port_width : int end module type Value = sig module type Arg = Arg module Make (S : Arg) : Interface.S with type 'a t = 'a end
1 2 3 4 5 6 7 8 9 10 11 12
open Base module type Arg = sig val port_name : string val port_width : int end module type Value = sig module type Arg = Arg module Make (S : Arg) : Interface.S with type 'a t = 'a end